现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作,每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行),则得到的第一条指令 结果需(2)ns,完成该段程序需(3)ns。在流水线结构的计算机中,频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时,采用不精确断点法,则将(5)。 空白(1)处应选择()
设某流水线计算机主存的读/写时间为100ns,有一个指令和数据合一的cache,已知该cache的读/写时间为10ns,取指令的命中率为98%,取数的命中率为95%。在执行某类程序时,约有1/5指令需要存/取一个操作数。假设指令流水线在任何时候都不阻塞,则设置cache后,每条指令的平均访存时间约为()
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作,每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行),则得到的第一条指令 结果需(2)ns,完成该段程序需(3)ns。在流水线结构的计算机中,频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时,采用不精确断点法,则将(5)。 空白(3)处应选择()
一个请求式分页存储系统,页表存放在内存: 访问一次内存需要100ns 如果仅调入一个页面,需要花费8ms(内存有空页面,或需要进行页面置换,单被置换的页面没有修改过); 如果调入一个页面同时需要进行被置换页面的写出,则需要20ms; 假设页面被修改的比例是60%; 请问,缺页率必须控制在多少以下,才能使得EAT<200ns?
今有4级流水线,分别完成取指、指令译码并取数、运算、送结果四步操作,假设完成各步操作的时间依次为100ns,100ns,80ns,50ns,请问: (1)流水线的操作周期应设计为多少? (2)若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第2条指令要推迟多少时间进行? (3)如果在硬件设计上加以改进,至少需要推迟多少时间?
一个请求式分页存储系统,页表存放在内存: 访问一次内存需要100ns 如果仅调入一个页面,需要花费8ms(内存有空页面,或需要进行页面置换,单被置换的页面没有修改过); 如果调入一个页面同时需要进行被置换页面的写出,则需要20ms; 假设页面被修改的比例是60%; 请问,缺页率必须控制在多少以下,才能使得EAT<200ns?
1588v2测量同步基于上下行时延对称性的理论基础,如果上下行光纤长度不同将会引入时间偏差。假设1588v2主从时钟之间上行和下行的光纤传输延时相差100ns,那么理论上从时钟同步时将会引入()时间偏差
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作,每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行),则得到的第一条指令 结果需(2)ns,完成该段程序需(3)ns。在流水线结构的计算机中,频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时,采用不精确断点法,则将(5)。 空白(2)处应选择()
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作,每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行),则得到的第一条指令 结果需(2)ns,完成该段程序需(3)ns。在流水线结构的计算机中,频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时,采用不精确断点法,则将(5)。 空白(5)处应选择()
有4级流水线分别完成取指、指令译码并取数、运算、送结果4步操作,假设完成各步操作的时间依次为100ns、80ns、50ns。 (1)流水线的操作周期应设计为多少? (2)若相邻2条指令发生数据相关,而且在硬件上不采取措施,那么第2条指令要推迟多少时间进行? (3)如果在硬件设计上加以改进,至少需推迟多少时间?